SystemVerilog3.0标准

[joe2moon]

谁拥有的SystemVerilog 3.0标准。
pdf 文件？
请发送下午给我。
非常感谢。

---------------<<<引自$ ynopsys
的 新闻>>>-----------------------
Syn0psys日前宣布
， 它支持的SystemVerilog 3.0和捐赠的几个技术给Accellera的SystemVerilog的3.1版。
（ 2002年6月11日）

Accellera驱动器电子设计自动化（
EDA ）的标准，
增强语言
为 基础的设计自动化进程。

捐赠包括
1 ）测试建模能力，
2 ） OpenVera断言，
3 ）的C /
C 模型的界面和
4 ）覆盖的应用编程接口（
API ）
， 提供链接覆盖率指标。

1 ） OpenVera测试平台构建协助工程师快速和
方便地开发测试平台的Verilog语言。
这些测试平台建构包括：动态的物体
， 如班;
内置的测试原始像邮箱;
与先进的控制结构
， 如叉加入和诱因。

2 ） OpenVera断言使用户能够写入协议跳棋的动态仿真和性能的寄存器传输级（
RTL ）的正式分析。
这有利于新兴的基于断言的验证方法。

3 ）的C /
C 模型的界面更容易连结的C /
C 模型或模块直接进入的Verilog仿真。
这使得更有效地模拟时充分能见度
在Verilog的API是没有必要的。

4 ）覆盖的API定义了一个程序界面
， 让用户和EDA工具的开发有一个一致的方法获取覆盖指标。

 

[abednego]

我希望你还在寻找它....

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="微笑" border="0" />http://www.ovi.org/SystemVerilog_3.0_LRM.pdf

乐趣
ABEDNEGO

 

[joe2moon]

Accellera推进'统一断言' （
12月 6
日 ， 2002年）

该Accellera标准组织要统一几个断言
可用于跨各种工具。
Accellera法案是业界第一款
硬件设计和验证语言（ HDVL ） 。

统一的说法将链接
1 ） Accellera
的 知识产权规范语言（的PSL ）
2 ）的SystemVerilog 3.1和
3 ）开放式验证库（ OVL ） 。

作为“第一HDVL ” ，
它将 “结合
1 ）强大的断言，
2 ）测试创作，
3 ）直接C接口和
4 ）高级别抽象。目前的SystemVerilog 3.0断言来自
1 ） Superlog语言，
2 ） Synopsys的开放薇拉断言（卵） 。
统一的说法，他说，将作为核心的PSL 。

断言能力的SystemVerilog 3.1将更加完整相比
， 在3.0 ，如
1 ）并行断言，
2 ）动态变量构建的并行评价和
3 ） “的断言模板”
， 可以用来建造图书馆。

该测试平台的SystemVerilog语言3.1将提供功能
1 ）刺激产生，
2 ）跳棋，
3 ）抽象建模和
4 ）结构连接到多个接口。

 

[joe2moon]

Accellera委员会预计审查的SystemVerilog 3.1语言参考手册5月底。

Synopsys公司已经开发的SystemVerilog 3.1支持
设计编译器，风险投资和Vera 。

但是
， Cadence公司不打算支持任何新版本的Verilog
直到有一个IEEE标准草案。

Accellera计划发布的详细信息的SystemVerilog 3.1
在设计自动化大会举行的研讨会星期一， 6月2日。

编号： “ Cadence的谴责不相容的Verilog版本”
h ** p ： / / www.eedesign.com/printableArticle?doc_id=OEG20030407S0028

 

[nitr8]

该Accellera SystemVerilog的技术小组委员会发布了一份技术反驳每个Cadence
的 索赔。辩驳说
， 没有直接冲突的IEEE 1364和SystemVerilog ，不存在不兼容，
而且 SystemVerilog的是一个“进化的语言”
， 保留的IEEE
1364至2001年 的Verilog的一个子集。

http://www.eda.org/sv-ec/SV-Committee-Response-to-Cadence-Rebuttal.pdf

 

[joe2moon]

“ ” “的SystemVerilog 3.1 = ？ = ”的IEEE
1364至2005年 的Verilog标准“ ” “

在IEEE 1364征求意见从许多来源，
与2003年8月的最后期限。

是否Accellera将能够满足IEEE
的 2003年8月的最后期限
技术捐赠？

我无法想象的薇拉东西将进入IEEE标准说， “ Baty 。
（库尔特Baty ，计算机架构师WSFDB咨询。 ）

论坛的参与者很喜欢许多其他的建议
1364年至2005年这远远超出的SystemVerilog 3.1 。
例如， IP加密技术捐赠由Cadence
这是中找不到的SystemVerilog 3.1是一个流行的选择。

无论是标准的最终批准的IEEE
将完全符合的SystemVerilog 3.1 ？

注意到的Verilog 2001年仍然是不完整！

你认为2005年将实际的Verilog获得在2005年？
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编号
查看 ： http://www ， eedesign ， com/story/OEG20030603S0048
“支持符合IEEE论坛与会者的SystemVerilog ”