VDD，VSS，GND目前在Cadence模拟顶层？

[katrin]

抑扬顿挫我的顶层电路由若干块，换句话说，，顶层块是由几个电路块。每块使用analoglib [/彩色] [颜色=红色]符号VDD，VSS，GND。当我创建电路原理图符号，[颜色=红色]这些VDD，VSS，接地符号[/彩色]引脚，它似乎是这些信号作为全局信号认为我现在运行的模拟顶层原理图，和我想知道总电流消耗，因此，我有兴趣知道的电流通过VDD，VSS和GND。但是，这些全球性的信号，因为没有密码，所以我不能找到一种方法，直接显示总电流消耗。 [颜色=＃444444] [/彩色]，所以我想知道我怎么能模拟这些全球性的信号电流？感谢

 

[DenisMark]

对于整个电路的电流消耗u可以看到电流流过的思想电压源。我给ü一些建议，最好使用继承的连接，而不是全球性的。非常有用的东西。如何使用这个u能在Cadence的文件中读取。这带给一个机会来改变电源连接的具体事例和他们的嵌入式实例。旱稻的情况下，可以改变供应网名，如“VDD！”一些“local_vdd”块。比的地方“presistor”从analogLib实例之间的“VDD！”和“local_vdd”。因此，可以在块手表的电流流过。注：“presistor”不发送布局，同样的短。见vdd_inherit在analogLib和vss_inherit。我使用单独的电源，模拟，数字和ESD电源的轨继承的连接。我虽然presistors顶层（通常我有一个引脚VDD和GND）连接起来。因此，我可以采取一些片上轨的阻力估计，使用绑定线模型。此外，制图器是不能够连接模拟和数字电源设计块。