Verilog的整数和第？

[davyzhu]

大家好，我听说Verilog的整数类型。有人说，整数可以符号或无符号。如何申报符号整数？的，什么是整数和REG [31:0]（2的补码）签署的差异？任何建议，将不胜感激！最好的问候，戴维

 

[eda_wiz]

我猜你cannt特别声明在C语言符号或无符号整数。作为签署你申报整数时，该值将被存储。章[31:0]和整数之间没有合成的差异。

 

[yuenkit]

整数是签署了32位。签署第32位和整数之间的差异...有人告诉我，为整数，如果该值达到最大，例如32'h7FFF_FFFF，不管什么样的价值ü添加，该值将保持作为32'h7FFF_FFFF。但签署第，如果添加32'h7FFF_FFFF 1，价值将去32'h0000_0000。我没有时间来验证。告诉我，如果你已经验证：）

 

[maxsnail]

将推出整数为0溢出时，作为第相同，它可以在比较表达式中使用，如（我

 

[Thomson]

[报价= davyzhu]大家好，我听说Verilog的整数类型。有人说，整数可以符号或无符号。如何申报符号整数？的，什么是整数和REG [31:0]（2的补码）签署的差异？任何建议，将不胜感激！最好的问候，戴维[/QUOTE]请看到的Verilog - 2001规范。汤姆森