Verilog的编译问题

[davyzhu]

您好所有，

编译有三个问题，

[1]地址[15:0] =（地址[7:0]，address_low [7:0]）;
在“地址”和“address_low”是章和“地址”的投入，

错误的
附近的“[”：期待：IDENT公司，
近“，”：期待：'（'
附近的“）”：期待：'（'

[2]其他如（！ale_n和psen_n和（地址[15:8] == BASE_ADDR））

错误的
近“和”：语法错误
近“）”：期待：'，''，'

[3]案（地址[7:0]）
STATUS_ADDR：

错误的
靠近“STATUS_ADDR”：期待：';'

BTW，什么是描述器？

关心，

戴维朱

 

[Guest]

[No message]

 

[Guest]

您是否确实编译的Verilog，VHDL语言
， 而不是？

语法似乎是正确的，很难说没有上下文的源代码。

您可能已经忘记了'开始'或一些其他的错误之前的声明，例如：

总是@（posedge时钟）
声明1;
声明2;
声明3;

然后，你在奇怪的错误...

 

[davyzhu]

您好所有，

我发现自己的答案，
[1]地址必须是“丝”
[2]取代“及”＆＆
[3]小姐“endcase”
最后编辑月11日由davyzhu 2004年8月10:30;编辑1次共

 

[Arthurzss]

[3]如果声明是空的，你应该加上“;”之后。并使用“endcase”结束案件判决。

 

[davyzhu]

BTW，什么是在ModelSim描述器？

它总是appares的编译错误。

关心，

戴维朱

 

[Guest]

IDENT公司的简称
， 标识符
， 在'，期望标识符'。

 

[gaonkc]

章类型不能指定类型的电线，
使用＆或＆＆取代“和”