VHDL代码的串行通信

[j hemangini]

我得到这个序列中的序列进行VHDL代码，但请告诉我将如何工作。因为我没有得到任何回应。其实我想沟通，并希望此板超级终端上显示的液晶显示器，什么IM在超级终端写作。如果有人为它的代码，那么请邮寄。谢谢。

 

[kvingle]

这里是代码....?

 

[j hemangini]

这是一个代码，我在我的邮件的ID了。 /////////////////////////////库ieee;使用ieee.std_logic_1164.all;实体单输入单输出端口是（CLK的：在std_logic; rst ：在std_logic; s_in：在std_logic; s_out：把std_logic）;结束单变量;体系的SISO S1是开始过程（时钟时，RST，罪过）开始如果（rst = \\ '0 \\'），然后交换输出

 

[kvingle]

[报价= j时hemangini]我得到了这个系列的串行VHDL代码，但请告诉我将如何工作。因为我没有得到任何回应。其实我想沟通，并希望此板超级终端上显示的液晶显示器，什么IM在超级终端写作。如果有人为它的代码，那么请邮寄。谢谢你。[/报价]的单输入单输出的代码看起来不错...（除了不需要的'\\'语法），但archieve板和理想之间的通讯超级终端你必须编写一个用于串行通信，而不是一个单输入单输出的UART。

 

[j hemangini]

我用这个代码删除这个多余syntex'\\'。然后告诉我，我会得到什么，如果我用这个代码？因为我没有收到，也可能是因为我不认识任何回应。而如果你们给我提供我的问题代码，那么请帮助我。谢谢。

 

[kvingle]

你是什么意思选项没有得到任何回应如果你模拟此代码，然后你会得到一个由一个时钟延迟信号。这是一个单输入单输出的硬件是应该做的。所以s_out将是S_in延迟版本。什么你需要的是一个串行通信的UART。你可以找到在 www.opencores.org [/网址] UART的代码。

 

[j hemangini]

好吧，我试着去发现该网站的代码。感谢您的信息。

 

[j hemangini]

嗨kvingle，我无法得到任何来自网站[网址] WWW.OPENCORES.org [/网址] UART的VHDL代码。我也该网站上创建自己的帐户。请告诉我怎样可以找到的代码。

 

[kvingle]

[网址] http://www.opencores.org/projects.cgi/web/uart/overview [/网址]

 

[j hemangini]

这类型的沟通是可能在Spartan - 3A入门套件？我没有收到此工具包中的UART。

 

[kvingle]

是的。这是可能的工具包中的你有...你应该有RS - 232端口（DB - 9的）连接已经安装在PCB上。指的是您的工具包文档，以了解从RxD，TXD引脚细节..

 

[sree205]

通常情况下，单变量应该采取串行输入和发送串行输出。根据你的延迟乌尔输入和输出之间，所用的登记册也将有所不同宽度的需要。例如，如果u希望有一个8个时钟输入和输出之间的乌尔脉冲延迟，使用8位的移位寄存器，输入送入LSB和输出带出MSB或反之亦然

 

[j hemangini]

我得到的VHDL代码。这种联系是真的我非常有帮助。但我现在疑惑，什么应该IntRx_N，IntTx_N，地址引脚出局（1比0），DataIn（7 0），DataOut（7 0）选项等[/乙]。因为我无法找到所有这些管脚。我知道只管脚的TxD和RxD端。