VHDL开发需要帮助吗？

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senthilkumar

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海。我写的像这个库IEEE的代码，使用IEEE.STD_LOGIC_1164.ALL使用IEEE.STD_LOGIC_ARITH.ALL;使用IEEE.STD_LOGIC_UNSIGNED.ALL; - 取消注释以下行使用的声明 - 为原始的组件实例化的Xilinx提供。 - 新跃大学图书馆; - 使用UNISIM.VComponents.all;实体VGA端口（clk_raw：std_logic; VSYNC：出std_logic; HSYNC：出std_logic; R：出std_logic_vector（1 downto 0）; G：出std_logic_vector（1 downto 0）; B：出std_logic_vector（1 downto 0））;结束VGA;架构VGA行为是不断CounterXMax：整数：= 767; - 不断CounterYMax：整数：= 31;信号clk_div：std_logic_vector（1 downto 0） CLK信号：std_logic;信号CounterX：std_logic_vector（9 downto 0）;信号CounterY：std_logic_vector（9 downto 0）;信号vga_HS：std_logic;信号vga_VS：std_logic;开始的过程（clk_raw）开始（clk_raw“事件和clk_raw = '1'），然后clk_div
 
u要生成的VGA时序，对吗？我已经写了一个类似URS的，根据ITU -彩铃601，和我使用的QuartusII。我不明白UR代码。 ü可以写信给我，我们可以讨论
 
哪条线路是78和79？记住人是懒惰的，不想hafta搜索.. jelydonut
 
尝试使用，如果子句而不是to_bit（）例如：IF COND的VGA
 
布尔类型的操作数转换功能to_bit（std_logic_1164包）不能申请。你可以重载它来执行你想要什么。
 
[报价= senthilkumar]海。 vga_HS信号：std_logic;信号vga_VS：std_logic; vga_HS
 
我做视频acquicision的，你也可以复制你的源代码，我的电子邮件。那么让我们来讨论，然后！ [电子邮件] s20020423@eyou.com [/EMAIL]
 
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