”CMOS开关的SCΣ-Δ调制器

[borodenkov]

我设计资深大律师的多位Σ- 0.18的CMOS Delta调制器和我有一个问题，（最有可能！）开关在第一集成商。

我的设计是一个微分第三
， 从4位量化反馈路径秩序的结构。该调制器的输出直流分量的私营部门司和严重的谐波失真（-45 ..- 50分贝），这甚至和奇数的。

从反馈的量化实施并行16资深路径在未来的第一集成商的OTA的投入。我试图改变这一切的CMOS门路径的4个开关3至理想的开关（我曾与转换问题时
， 所有这些变化）和调制器的性能成为接近的预测一个地方80dB的信噪比（SNR，不变形） 。然而
， 当我改变只有一些切换到理想的（例如
， 通过它的输入信号来），性能又差-谐波失真和直流偏移。

此外
， 我比较了传统单第二位和多位量化秩序的结构性能-单比特工作正常，但是当我增加了位数，谐波失真出现的4位以及直流偏移。

所以我猜这个问题是与交换机..所有真正的开关栅极长度最小的CMOS传输门。余chosed的NMOS和PMOS的宽度
， 使区局不断将约为1 /采样时钟周期的一半5。之间的PMOS和NMOS的比例大约是5，所以罗恩的最大阻力是来自NMOS和PMOS部分对称。

可以如此差的行为
， 是因为电荷注入的交换机？或者
， 它来自开关非线性特性（就像我上面我试图将它备份尽可能线性书面）？

我将非常感激
， 如果任何人都可以提出我的问题的线索。

亚历克斯。

 

[uncle_urfi]

时钟馈通
， 可以尽量减少对PMOS选择比例为二级=一楼，西2 = 0.5W1 NMOS管。见422页的“模拟集成电路设计”拉扎维。

使用辅助开关可降低一个级别的电荷注入
， 但不能彻底消除。许多开关失真可以继续上升。

尝试下面的话是有道理的你。

尝试更换一个理想的开关（由一个）并看到失真减小。可能是这样
， 许多交换机造成的问题
， 或只是其中之一可能是罪魁祸首。因为你知道你的电路最好的，明智的做法写下日记
， 在您的观察
， 可能与我们分享当你发现的东西。

 

[uladz55]

如果您使用的CMOS开关，以减少馈更好地选择PMOS和NMOS晶体管的大小相同。
更准确：可湿性粉剂考克斯* * *脂蛋白（Vclk -感化- Vtp）=稀土下午* * *考克斯（Vclk - Vsn -信任体系），

糯报，佛蒙特州，队-规模，阈值电压，科技部电压源，
Vclk -时钟信号用于科技部大门。

关心，

Uladz55

 

[Guest]

[No message]

 

[borodenkov]

感谢您的想法。在我的情况下，apperared是：

1）是，从开关的电荷注入可以最小化选择正确的宽/长用于PMOS和NMOS管的CMOS开关比（与PMOS和NMOS稍大然后比1的比率）。但是这个比例使更多的整体开关电阻的非线性造成很多问题。因此
， 合理的线性化的信号路径依赖开关尽可能。

2）重要的是使开关建立时间不依赖输入信号或比较方案。

3）一些三阶损害distorion（- 80 - 100dB的）仍然存在，因此
， 如果需要的高线性度，先进的技术是必要的-引导或固定的栅极电压过驱动电路等