”CPLD的时钟源问题

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LaszloF

Guest
海兰，

我的新的CPLD / FPGA的世界，我想作一个简单的开发板
莱迪思Mach4，我的问题是，是否需要一个CPLD的，或时钟源只是在状态机的情况？一个简单的组合asyncron执行工作将无时钟源或不？

很抱歉
， 如果这个问题似乎是愚蠢的，还是显而易见的。

关心，
拉斯洛

 
您好
可以U是位清楚，你想做的事？CPLD的是一个设备
， 你可以到你的密克罗尼西亚的港口或其他任何设计，但如果这种设计需要的时钟源
， 那么你得给它作为输入CPLD的引脚之一。
玛纳斯

 
余湾弥补启动一些简单的项目中，M464/32 CPLD的2时钟输入的内部宏观细胞和逻辑。举例来说
， 如果我想要实现一个简单的asyncron逻辑真值表的
， 我需要一些时钟源连接，或者只是在状态机的情况？

我与微控制器开发经验，在CPLD / FPGA的是全新的我。

 
喂，

你不需要为异步逻辑时钟，同步可以延长
， 但您的设计功能。因此
， 我将提供一个板载时钟选项，可以成为一个晶体振荡器插座如果您需要它。对于一个eval电路，还人工输入（按键，开关）和输出（约LED指示灯）才有意义。

关心，
弗兰克

 
嗨，

CPLD的是没有任何内部时钟源。无论您连接到CPLD的时钟引脚将成为CPLD的时钟。

如果您需要更多的细节不要犹豫与我联系。

关心，

N. Muralidhara
CRL的，比利时

 
任何实验板应该使用的时钟源。
如果您的CPLD有enaugh拖鞋使用之间的4MHz的频率和50MHz的晶体振荡器集成，您将使用拖鞋分裂它。

以任何方式你将永远不会使用555芯片提供时钟的CPLD / FPGA的。也难以避免使用74ls集成电路来驱动时钟输入。原因是他们有上升下降时间
， 比从最高可接受的CPLD / FPGA和CPLD / FPGA的会做错事，更意想不到的事情...
如果你想使用一个555给脉冲的CPLD / FPGA的使用像一系列的74fXX大门高速缓冲。如果你不能fint 74fxx使用74hc。在课程内容没有说一句话Cd4xxx和CPLD之间的连接/ FPGA的

 
我建议
， 最好对您的主板时钟源。如果你不需要它
， 你将失去一针，但是如果你需要一个时钟源
， 你将失去一局。

 
嗨，

我还新的CPLD和发问上述类似。

我刚刚买了CPLD的工具包
， 上有和LED，一个Altera EPM7128S CPLD的按钮，RS - 232接口

接口，7 segemnt显示器。我已把这个工具包的示意图。

此外，有一个在董事会47B47微控制器的说就是要提供CPLD的时钟。

时钟频率是控制连接到模拟输入电位器

微控制器。简单地说，给出了微控制器时钟的CPLD，关于依赖

电位计的价值。一切都OK了。

但由于我也是新来的CPLD，我已经在CPLD的数据看，有4个管脚

我想了解。

1。INPUT/GCLK1
2。INPUT/OE1
3。INPUT/OE2/GCLK2
4。输入/〜GCLR

*我想，我已经给逻辑1 OE1和OE2（启用输出，无论电路我建立了），这是否

正确吗？

*什么是输入功能/〜GCLR

*从答复这个职位，我知道我可以设置为CLK引脚任何I / O的CPLD的引脚。

但为何有一INPUT/GCLK1针？这也标志着在数据表中？

读这本长的问题清单感谢;）

关心
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