”FPGA设计流程的问题

[Guest]

嗨，
我所知道的是
， 合成转化为一个逻辑语和网表映射的硬件行为描述的过程
， 是逻辑映射到目标资源（聿的，复用器的..等），该权利的过程？

什么是混乱的
， 是当我点击“查看RTL的原理”，在ISE I工艺得到的示意图
， 其组成部分是用户终端的资源。不应该这样
， 可于测绘？

 

[nand_gates]

你说得对！
对于生成的RTL视图中
， 您需要一些符号库！作为一个简短的
切梅索德的ISE使用查找表的符号库！
使用SyplifyPro您将看到在RTL视图和网表视图的区别！

 

[Guest]

[No message]

 

[Guest]

嘿nand_gates，
我犯了一个错误，认为RTL的示意图显示
， 逻辑门的过程
， 而视图技术的原理图生成与用户终端的
， 它们是不同的原理之一，但是这仍然混乱
， 因为我认为LUT的公司和其他资源的利用应发生在映射的过程中，或者
， 也许这只是一个综合的代表“设备利用率摘要”日志文件合成工具....给初值

 

[FLEXcertifydll]

去尝试在FPGA设计流程，这是在FPGA领域standar流动SyplifyPro。
此外，在我看来，德彪西
， 也是强大的工具，RTL代码调试。和一个交叉调试非常奇妙的工具，它可以减少乌拉圭回合的开发周期。

 

[vryaag]

见有到图书馆
， 每个合成器使用
， 如果您使用的技术库
， 那么你将得到查找表的
， 你所谈论的其他如果您正在使用的原语
， 那么你将gettting类型的大门。你认为你应该得到。
避免让
， 改变了图书馆priomitives你会得到所需要的，

 

[phoenixfeng]

因为综合工具与资源为某些目标设计，

映射到真正把FPGA芯片的网表
在FPGA设计流程，在测绘，包括LUT的网表等，在映射过程，然后把真正的LUT的FPGA芯片