”SystemC的会死？

[Guest]

SystemC是只适用于模拟的目的
， 现在与SystemVerilog的出现，将取代SystemC的完全与SystemC的你仍然需要一个贷款机构运行与您的RTL。在与SystemVerilog的另一方面，一切都在一个家庭。

 

[AlexWan]

罗杰说：

有任何comapny开始使用HDL或建模SystemC语言？

什么语言的现状。
有电机及电子学工程师联合会recongize呢？

 

[Guest]

这是关于politcs。顾客没有多少选择。

 

[gooodman]

这是与SystemC和SystemVerilog的比较
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[Ӣʽ]

欧洲喜欢的VHDL和SystemC的
北美喜欢的Verilog和SystemVerilog的

 

[sidir]

我不认为SystemC就会死亡。这有利于系统建模。因软件开发背景的人，SystemC是易于上手。而且它是免费和源代码开放。这使得它更容易
， 和蔼可亲的，它可以吸引大量的用户群，在一个SystemC的存在和发展的需要造成的。

 

[sarath51]

系统C是蓄势待发。它主要被用来作为一种HVLs像维拉和Specman更换。现在公司不想花这些工具的额外费用
， 而倾向于使用SystemC的这些作为是模拟器本身的一部分。Cadence已经建立了自己的强大
， 是可以用来创造环境
， 并由Specman和Vera euivalrn SystemC的功能
， 自己的图书馆

 

[cawan]

SystemC的最初发起的系统描述语言驻留在更高的水平比的Verilog /作为硬件描述语言VHDL。然而，SystemC的需要翻译成的Verilog /进一步合成的过程中VHDL的。在高性能的硬件设计，SystemC是不是适合完全取代的Verilog / VHDL语言。相反，它是很好的行为
， 如状态机设计描述。无论如何，在这似乎SystemVerilog的塞纳里奥更加全面的解决方案。鉴于这一考虑，SystemC的将被纳入核查的目的在测试平台的设计未来的平台转变
， 因为硬件的复杂度越来越高。在SystemC和电子语言不久将提出竞争。

 

[ţţ]

有许多纯alogorithm工作需要使用的C / C 。但与C -硬件设计很大的差距。系统C可能是一个很好的工具
， 探索不同的结构，因为在这个阶段，没有硬件构件和测试环境是所有长
这里系统的Verilog是无用的。
核查，C可以给你所有的自由，我喜欢这一点。和SystemC是开源，纯C ，没有许可费，你需要的是一个像GCC编译器。我认为经过一段时间后，会有很多的图书馆
， 可自由使用。大多数模拟器是支持协同仿真现在。
但会存在的Verilog，我不认为C合成系统是个好主意，写水平低不是系统硬件是C的工作。

 

[peen1]

这些新的语言将来来去去....但有一点是肯定的.... Verilog的是要生存下去。

 

[Guest]

我不这么认为。和我的公司使用SystemC建模我们的系统。
该modelsim6.0还支持SystemC的。