”VHDL语言的ISE：错误多方西尼亚tmpW（99）????,源

[Guest]

大家好谢谢的事先

当我综合我的代码
， 我发现的错误：

图书馆电机及电子学工程师联合会;
使用IEEE.STD_LOGIC_1164.ALL;
使用IEEE.STD_LOGIC_ARITH.ALL;
使用IEEE.STD_LOGIC_UNSIGNED.ALL;

-转变
实体转变
端口（
荤，ALOAD：在锁相环;
四：在锁相环：= '0';
Ḏ：在std_logic_vector（99 downto
0）：= x“的0000000000003FFFFFFFFFFFF”;

tmpW：出std_logic_vector（99 downto 0）;
苏：出锁相环）;
最终转变;

结构的变化是阿尔基
信号川芎嗪：std_logic_vector（99 downto 0）;
开始
进程（丙，ALOAD，深）
开始
如果（ALOAD = 1），然后
川芎嗪“=Ḏ;
elsif（丙事件和C = 1），然后
川芎嗪“=川芎嗪（98 downto 0）及系统集成;

如果结束;
结束进程;
苏“=川芎嗪（99）;
tmpW“=川芎嗪或D;
结束阿尔基;
很抱歉，您还没有登录查看此附件

 

[nand_gates]

该代码看上去美好！尝试使用SyniplifyPro合成。它将工作！
顺便Xilinx器件回合的目标？

 

[Guest]

[No message]

 

[Guest]

我使用了Altera的曲（上）电大二ñ编制...概率也没有发现...

代码：

图书馆电机及电子学工程师联合会;

使用IEEE.STD_LOGIC_1164.ALL;

使用IEEE.STD_LOGIC_ARITH.ALL;

使用IEEE.STD_LOGIC_UNSIGNED.ALL;-转变

实体转变

端口（

荤，ALOAD：在锁相环;

四：在锁相环：= '0';

Ḏ：在std_logic_vector（99 downto 0）：= x“的0000000000003FFFFFFFFFFFF”;tmpW：出std_logic_vector（99 downto 0）;

苏：出锁相环）;

最终转变;结构的变化是阿尔基

信号川芎嗪：std_logic_vector（99 downto 0）;

开始

进程（丙，ALOAD，深）

开始

如果（ALOAD = '1'），那么川芎嗪“=Ḏ;

elsif（C'event和C = '1'），那么川芎嗪“=川芎嗪（98 downto 0）及系统集成;

如果结束;

结束进程;苏“=川芎嗪（99）;

tmpW“=川芎嗪或D;结束阿尔基;