中存在的问题的FPGA到ASIC转换

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mhytr

Guest
我正在学习如何使用编译器的设计，所以我尽量在我的设计合成之一是使用赛灵思FPGA.Because我没有一个长期项目的支持，我无法从供应商的任何帮助
， 我遇到一些下面列出的问题，任何人都可以给予一些建议
， 以帮助我吗？这样我可以使用我的设计合成编译器的设计成功

所列1.a乘数是用在我的设计数据通路
， 它是使用一个Xilinx IP核，我可以使用“*”在我的Design Compiler综合的RTL代码直接？合成了会是一样的设计洁具gengerated的核心？？

2。阿加法器/ substracter也是实现我的设计中使用赛灵思IP核心，如何写我的RTL代码
， 以落实Design Compiler综合呢？

3.ROM，单口RAM，双口RAM都用在我的设计，我怎样才能实现没有供应商的帮助
， 这些？我的目标不是优化，功能实现acceptable.I意味着，至少，我可以做的时间仿真使用自卫队的设计编译器生成的文件。

非常感谢您的帮助很大！

 
u能尽我们的问题
ü可以指定只tping直流加法加法ü什么类型要在乌拉圭回合的设计包括：（加空局，区局...）
ü可以改变加法推断加法器。
我忘记了命令。
对不起

 
我会给你一个脚本压扁所有DW组件，您必须运行脚本后
， 编译并做编译脚本incremental_mapping后，将解决您的所有疑问。
出于安全原因
， 我cannot把foroum脚本。

 
“1。...我可以使用“*”，直接在我的Design Compiler综合的RTL代码？

是的，Design_Compiler基本版本会自动变成的DesignWare组件“*”操作符。如果您有更多先进的直流许可证（例如DC -超，或的DesignWare -基金会），那么速度/乘数的可以进一步改善区域。

“2。阿加法器/ substracter ...

设计编译器为所有基本的算术运算（ ， - ，*，/，％的DesignWare组件。）

分配as_out = addsub？（一 二）：（一-二）;

^设计编译器当前版本有足够的智慧自动转换成addsub的DesignWare中队的RTL。

“3。ROM，单口RAM，双口RAM都用在我的设计，我怎样才能实现没有供应商的帮助这些？

你不能...如果RAM / ROM的是“小”（在1000年的总比特...),那么简单的写的RAM / ROM的使用正常的RTL代码。在合成工具将使用触发器来实现您的RAM / ROM -这是效率不高，但可用。

内存越大
， 结构得到，时间越长/更难设计编译器编译的斗争将你的记忆。例如，如果您使用的是整个地区的一BlockRAM（18Kb的），你将会*需要* RAM的编译器从您的代工供应商工具。

 
当您使用光盘RAM或EEPROM闪存，你必须咨询你的库供应商。

 
加法器/ substractor与贯彻落实in.If i是写就像RTL代码的方法我在长执行是否需要太多的门？假设A和B是32位，
做减法时，我必须写一个系列的比较：
如果（a“二）
..................

 
报价：

如果我写的，就像RTL代码的方法我在长执行是否需要太多的门？
假设A和B是32位，什么时候减，我必须写一个系列的比较：

如果（a“二）

 
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