中的Verilog INOUT的港口

[wjxcom]

您好，所有：如何使用的Verilog INOUT的港口？我写这样的：

分配数据= en_in？inout_port：4'bzzzz;
分配inout_port = en_out_one？data_reg_one：4'bzzzz;
分配inout_port =（en_out_two＆＆！en_out_one）？data_reg_two：4'bzzzz;

在数据，data_reg_one，data_reg_two在CPLD的内部寄存器，inout_port是输入和输出的类型，en_out_one和en_out_two是使能信号。

我不知道这是上述两句话是正确的，因为QuartusII的警告是：数据冲突。

 

[tarkyss]

数据是第信号？
你如何分配数据= en_in？inout_port：4'bzzzz;
为INOUT的信号
通常，您需要定义另一跨信号。

 

[wadaye]

您好wjxcom，

你会在你的实例bettern RTL代码的双向木卫一，不要让工具执行。

 

[Guest]

[No message]

 

[wjxcom]

您好，tarkyss：你解释这个问题更详细的？