后synthesys模拟

hi.can谁能告诉我怎么做gatelevel simulation.i的意思是，我要验证我的合成tool.wen我出口我的网表到仿真器所产生的网表，它显示了一些组件ř unresolved.do我是否需要提供任何合成的lib simulator.i我为合成器的使用Cadence的RTL编译器，NCsim进行仿真
 
有一个V或。VHD库文件。只是检查UR安装目录。 UR V或网表文件的。vhd编译。
 
编译NCVHDL的预/ ncvlog的所有库文件，然后运行与网表。因为在你的网表库文件用于合成。
 
ü意味着供应LIB files.my合成lib文件。v format.do R不，我需要编译模拟器librery文件或合成的lib file.plz阐述
 
你的图书馆应该有一个完整的Verilog描述，每个盖茨。这些应编制与你的模拟器。此外，不要忘了自卫队。在许多情况下没有自卫队的网表将不会工作，特别是如果你有复杂的时钟产生方法。所以，不要忘记你的网表来注释自卫队。
 
可以通过模拟器，注释SDF文件承认，应该提供一个类型库
 
Neslist有一些高科技的库文件（取决于晶圆厂技术的90纳米130纳米....)和所有的内存模型，所以有编译网表和所有高科技库（台积电或其他人），前自卫队注释中使用的所有的内存模型。
 
ü elaborate.synth lib文件R在的V format.how [SIZE = 2] [颜色=＃999999]加入后2分钟：[/彩色] [/SIZE]我的网络表有ADDFX1 component.that是我的标准单元合成器的lib，这是解决addfx1 component.where typical.lib.how目前，我可以得到addfx1细胞的Verilog格式
 
如果您的库完成后，你应该为每一个细胞，db文件，Verilog的描述，扫描ATPG的描述数据表...很多... LEF / DEF文件....问问你的供应商，提供这些给你... ...尽管我相信它们都包含在您的图书馆交付
 
NC - Verilog仿真工具添加库网表模拟人生：你需要添加- Y / / unisims + libext + V，这里unisims将库的名称，您可以通过命令行或在文件列表的开始供应。
 
1。我会去说什么样的hash_delay。这将解决您的问题2。您不需要一个SDF文件。你可以不使用它的模拟人生。自卫队反正是唯一相关的布局之后，当你的模拟人生。 KR，AVI http://www.vlsiip.com
 
我不能找到任何verilg延长我的lib files.i上午使用Cadence大学牌照的lib，我觉得他们不提供学生课程全库
 
您好nikhil，即使是使用Cadence大学许可证，他们将提供图书馆。如何合成您的设计无论是通用或映射的方式
 
时添加自卫队在你的模拟，可以显示设计的延迟如果只是编译您的SIM卡的工具。V lib中，应确定，只是表明你将开始ModelSim仿真菜单实现功能验证。
 
您好nikhil，那么你将有库文件，顺便说一句的技术合成（映射）
 
看到nikhil云这样的开放UR抑扬顿挫合成的安装文件，看到你的库文件的路径，您使用合成UR设计。这条道路，并复制到你的NC SIM工具的位置，它打开到您的库文件目录，在这里你看Verilog的文件夹，打开它，你可以看到你的lib文件，编译和未来进行UR模拟通常回答我如有任何疑问
 
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