在74ls74用Verilog设计问题

[MRFGUY]

嗨，

我刚刚开始学习HDL和选择学习的Verilog。我尝试写Ḏ-法郎（74ls74），但它显示了一些错误。我已经看到一些Ḏ-法郎的例子
， 但这些不包括预置和明确的。

什么不对我的程序？请帮助我。非常感谢。

以下是我的程序中使用Xilinx模块dffpc（四，q，预置，清除，时钟）;输入D，预置，清除，时钟;输出Q;第q;
总是@（posedge时钟或posedge明确或posedge预设）开始如果（预设）开始如果（透明）q“=Ḏ;其他的q“= 0;末端“其他q = 1;末端
endmodule

:[/color]

[颜色=红色]错误
：[/彩色]

警告：血栓通：1467 - dffpc.v行11：复位或设定值并不是固定的<q>。其中可能包括模拟匹配
错误：血栓通：899 - dffpc.v行11：为逻辑<q>不匹配已知FF或闭锁模板。

 

[Guest]

[No message]

 

[nand_gates]

您需要修改回合代码如下...
两个异步设置和重置要这样处理...
在这个代码预置了超过复位优先...

代码：

模块dffpc（四，q，预置，清除，时钟）;

输入D，预置，清除，时钟;

输出Q;

第q;总是@（posedge时钟或posedge明确或posedge预设）

开始

如果（预设）

q“= 1;

否则，如果（透明）

q“= 0;

其他的

q“=Ḏ;

末端

endmodule / / dffpc