建立和保持时间（面试问题）

[vizpal]

很好的解释... ...

 

[haisaikrishna]

很正常的事情，我们通常做的（在大多数的公司），如果有违反的设置，并保持在相同的路径，我们重复的逻辑和单独的这两条路径。这是最有效的方法。羽西

 

[natg9]

西UR冠冕堂皇的这个世界，请解释怎么ü分开成两个路径，然后做分析2个不同的路径设置一个路径，并保持对其他???????????????? ???????????????????

 

[praveenkumardr]

任何人都可以发送PDF副本书“时序分析和模拟信号完整性工程师”格雷格埃德伦德。 http://www.amazon.com/Analysis-Simulation-Integrity-Engineers-Semiconductor/dp/0132365049

 

[kunal.bandekar]

这是绝对正确的，保持时间与频率无关。保持时间等式，当有保持时间违反THD> TCLK - Q +鳟鱼+ Tcombo保持固定时间修复，可以通过添加）后合成总谐波失真<TCLK - Q +鳟鱼+（Tcombo + Tbuffer后的数据路径中的缓冲区） B）在磁带出水平，通过降低电压。电压成反比设计的延迟。注意：我们尽量避免固定在综合水平保持时间。虽然DC有一个命令set_fix_hold修复的保持时间违规。

 

[moorthy]

参考书名“纳米设计的静态时序分析：一个切实可行的办法”由J. Bhasker，拉克什查德哈。

 

[ajaytronic]

伙计们，如何丢失重要的一点... ...如果建立时间和保持在相同的路径，观察，当你添加到数据缓冲区提供porpagation延迟为0.8 ns的固定保持时间违规，设置冲突也将增加0.8ns。因此，有效的设置违反将被固定保持时间违规后1ns的和你需要增加1ns的时钟周期，修复的有效设置冲突（10 + 1 = 11ns）。 （降低时钟频率= 1/11ns），阿贾伊