思直流综合问题

[qlmei]

大家好，

总是有“派”在我的Verilog网表后发表的声明合成。我试图在编译下面的命令
， 但没有帮助。请告知。

set_fix_multiple_port_nets -全buffer_constants
set_simple_compile_mode真
设置hdlin_keep_signal_name没有。

 

[no_mad]

嗨，

在你写出Verilog网表
并添加

change_name，海尔，规则的Verilog

为更好地命名的网表

希望它帮助
- no_mad

 

[Thinkie]

与我们联系，还有一些甚至留下分配这些选项
， 我们有一个小perl脚本
， 修复的网表。

 

[shiv_emf]

分配组合报表ṛ..高科合作协会问题吗？
因此
， 如留下了分配？？/

 

[dcreddy1980]

u能阿尔斯尝试：

设置verilogout_no_tri真
集verilogout_equation假

 

[Guest]

[No message]

 

[matthew_wang]

请到新思科技，solvenet.com，我想你很快能得到解决。

 

[sumit_techkgp]

公共行政工具可以采取指定发言

 

[Guest]

如果有：
分配为a = b
这是没问题
如果它是一个=荤&b;
它需要调试脚本

 

[quan228228]

我也关心这个问题。
我们每次综合代码中，我们经常检查任务的网表声明。

有没有人有一个很好的解决方案？quan228228

 

[sameer_dlh25]

您好Qlmei，

我认为set_fix_multiple_port_nets，全buffer_constants应。如果它不工作比我有两个嫌疑人。

1。可分配陈述不能出现在最佳的设计（或者说
， 目前的设计是有史以来在编译设置）。为了避免这种情况你需要设计的名字
， 以及与上述命令。

2。我希望你在上面的命令编译本身提供...

<img src="http://www.edaboard.com/images/smiles/icon_exclaim.gif" alt="感叹号" border="0" />

 

[deh_fuhrer]

这条搜索solvnet他们提供了很好的解决方案
， 这样做..

 

[sumit_techkgp]

喂，
即使你有指定声明
， 不应该是一个工具
， 为所有后勤问题现在接受分配的发言。
苏密

 

[shiv_emf]

转让网表声明..它意味着一些代码不synthesiable？
plz解释
希夫

 

[vlsichipdesigner]

在Synopsys约束模板文件作为任何芯片应急电源可用于执行合成。
穿过
http://www.vlsichipdesign.com/synopsysconstraintsfile

 

[shiv_emf]

现在我懂了..
有一些综合变量.........
verilogequation这是设置为false默认...
检查这个变量的值
希夫

 

[quan228228]

试试这个命令“设置verilogout_no_tri真”名称
verilogout_no_tri
如Verilog的宣布三态网
“丝”而不是“三。”这个变量
是在消除有用的“分配”
原语和“转录”盖茨在
Verilog输出。变量“verilogout_equation”

名称
verilogout_equation
写Verilog的“派”的声明
（布尔表达式）的组合
盖茨，而不是门实例。

型
布尔

默认
假

这个变量的默认状态是假的，所以没有必要设置它。quan228228