Z
Zhane
Guest
如何使我的斯巴达3E入门板必须在每个样本为8ns？
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G
Guest
Guest
[No message]
E
echo47
Guest
你不是说你是什么样品，但可以通过实例化生成DCM公司（数字时钟管理器）到您的高密度脂蛋白，然后配置它的频率合成器（即CLKFX输出）乘以1 125兆赫（为8ns）时钟董事会的50 MHz时钟的比率5 / 2。
Z
Zhane
Guest
我试着样本PC的LPC总线
我很新到这一点
， 是不是真的关心你说的话清楚
如何才能做到这一点？
我很新到这一点
， 是不是真的关心你说的话清楚
如何才能做到这一点？
Z
Zhane
Guest
我用时钟向导启动DCM的
当我指定CLK2X_OUT我OUTCLK港口，我couldnt看到任何当我在ModelSim模拟它。但是
， 当我指定CLK0_OUT不过，我可以看到波浪...我在正确的轨道吗？
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当我指定CLK2X_OUT我OUTCLK港口，我couldnt看到任何当我在ModelSim模拟它。但是
， 当我指定CLK0_OUT不过，我可以看到波浪...我在正确的轨道吗？
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E
echo47
Guest
我不看的VHDL非常好，但是你的代码看上去确定。它模拟罚款对于我来说，除了锁定信号。
如果你有麻烦锁模总是低的，这是一个在ISE 10.1已知的错误：
http://www.xilinx.com/support/answers/30812.htm
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如果你有麻烦锁模总是低的，这是一个在ISE 10.1已知的错误：
http://www.xilinx.com/support/answers/30812.htm
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Z
Zhane
Guest
嗯
即时通讯使用9.2i
然后...我能做些什么我的clk2x_out，这似乎是丢失？
即时通讯使用9.2i
然后...我能做些什么我的clk2x_out，这似乎是丢失？
E
echo47
Guest
我不知道。也许9.2i或您的模拟器有一个bug。请确认您已经安装了最新的ISE服务包。如果您使用的ModelSim，一定要使用这是由赛灵思批准的版本（虽然我通常不会有问题
， 使用不同版本）。
， 使用不同版本）。
Z
Zhane
Guest
奇怪...
做多后
， 突然在我didn't过任何改变它几次怎么在50MHz时钟原位缺口
， 我当我指明它是这样呢？
什么是广场前clk2x波的高峰？
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做多后
， 突然在我didn't过任何改变它几次怎么在50MHz时钟原位缺口
， 我当我指明它是这样呢？
什么是广场前clk2x波的高峰？
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E
echo47
Guest
间歇软件。噢喜悦。
您的时钟似乎是50兆赫
， 而不是5兆赫。我不知道为什么。也许您的main_tbw.tbw文件，但我不知道如何使用它。余生成的Verilog测试平台的时钟。
DCM的前锁，它可以输出毛刺和其他丑恶脉冲。如果这样导致你的悲痛，对DCM的锁模输出信号宣读，STARTUP_WAIT属性。
您的时钟似乎是50兆赫
， 而不是5兆赫。我不知道为什么。也许您的main_tbw.tbw文件，但我不知道如何使用它。余生成的Verilog测试平台的时钟。
DCM的前锁，它可以输出毛刺和其他丑恶脉冲。如果这样导致你的悲痛，对DCM的锁模输出信号宣读，STARTUP_WAIT属性。
Z
Zhane
Guest
我改变了我的一些值测试台..亚和我的时钟改变。我想这就是原因。
无论如何
， 感谢
无论如何
， 感谢