时钟抖动

[samuel_john]

什么是时钟抖动以及何时到达

<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="问题" border="0" />

 

[neerajs]

抖动是指短期变化（长期或缓慢变化的所谓流浪）的重大instants的数字信号从他们的理想职位的时间。如果在未来的时钟上升或下降沿后可能出现或之前accuate周期时间..

可以有很多理由inlcuding电力供应的变化，开关噪声，串音..随机（高斯）抖动由于温度变化和semicinductor掺杂差异装置。

 

[yev15]

阅读此文章由赛普拉斯半导体公司
， 以了解更多关于时机的问题和技巧。

http://www.cypress.com/cfuploads/support/app_notes/perfecttiming.pdf

 

[neerajs]

这EEDesign文章
“相位噪声和抖动-入门数码设计”也很好。

http://www.eedesign.com/design_library/da/pcb/OEG20030714S0057

 

[brmadhukar]

时钟抖动：有循环周期的变化从normat
性 （
t = 1 /
女 ）时间源时钟。这些变化是无法预测
， 并可能取决于许多因素。这种行为称为抖动和非常重要的设计。这也是有关的相位噪声的时钟。

相位噪声/时钟抖动都是很重要的模拟和数字设计。在模拟的带宽决定的各个组成部分和数字的最大速度（提供的其他设备没有任何时间限制）

 

[colombo2]

抖动是指绝对的偏差过零情况从一个完美的时钟。这种类型的抖动已经越来越差额。它不是非常重要的通信系统。

周期对周期抖动期间为一周期的变化比较完善的期限内（不给今后一个时期） 。（顺便说一下，有些人还要求它周期抖动这也许更多的表现）在白噪声，这些样本无关。这种类型的抖动可以很容易地与相位噪声的时间是至关重要的参考和在所有的时钟和数据恢复应用。

除闪烁噪声，
也 没有确切的分析
， 但一些近似公式确实存在。

在锁相环，抖动不断积累一段时间的规模回路时间常数然后反馈可以纠正任何差异导致慢数额不断抖动。

Colombo2

 

[samuel_john]

感谢您的答复

是否有任何组合逻辑的时钟路径导致抖动..假设我要选择一个在三个时钟和使用简单的mutliplexer ... （避免时钟故障)....会有任何抖动的输出时钟...

谢谢

 

[brmadhukar]

组合逻辑并不会导致“时钟抖动” ，但可能会导致故障。在为例选择三个钟表就不会有时钟抖动如果选择一次。但是
， 如果您在切换之间的钟表许多倍
， 这是不同步开关应故障。

该故障可能是避免使用一些冗余

 

[it_boy]

组合逻辑的时钟选择了故障和扭曲可能影响电路很大。哪个设备您使用的是？Xilinx器件专门为复钟表多路复用器将解决您的问题。我不知道@ ltera设备。

 

[samuel_john]

it_boy写道：

组合逻辑的时钟选择了故障和扭曲可能影响电路很大。

 

[xfpgas]

it_boy写道：

组合逻辑的时钟选择了故障和扭曲可能影响电路很大。
哪个设备您使用的是？
Xilinx器件专门为复钟表多路复用器将解决您的问题。
我不知道@ ltera设备。

 

[colombo2]

其实， cominational逻辑
， 甚至简单的逆变器可以添加抖动的时钟。如果您的时钟缓冲链逆变器，逆变器每个都有自己的输入参考噪声。这个噪音增加了时钟和改变过零时刻accordeing第一过境时间抖动模式。因此，抖动不断积累链。抖动的金额增加百分之逆变数额小
， 但你可以容忍取决于确实对您的申请。

Colombo2

 

[it_boy]

xfpgas写道：什么是专用MUXs时钟Muxing你正在谈论的Xilinx器件。
你能解释这进一步？谢谢

科德