模拟的DNL和INL

[JiL0]

是否可以模拟的DNL和INL？了10 12位ADC

据我所知，取得的DNL和INL，有背到后端的ADC和DAC方法和直方图的方法。但是，这些方法通常用于那些已经制成
， 而且需要时间来进行的模拟（或我错了？），因为我们需要有很多ADC的采样点。

所以，我想请问是否有其他方法来模拟ADC以获得前我送它制造出来的DNL和INL。

谢谢！

 

[Guest]

10〜12位ADC，模拟
， 我认为是可以容忍的。
这是没有必要采取每LSB的10分，但4足以确定是否的DNL和INL小于0.5LSB。这种模拟（当然取决于电路级）约1〜3天
， 如果使用Linux（2.8G的CPU，内存512M）。

 

[terryssw]

但是
， 我们如何能够在模拟测试的DNL和INL？

 

[Konqueror]

请列出一个方法可以模拟的DNL和INL点的ADC。我听说它是通过使用中的节奏旋流计算器
， 但有一点可以有确切它是如何做

 

[JiL0]

不知道的方法是指编解码器
， 但我相信是一个坡道测试
， 我们看到
， 从1位过渡到另一个发生。

对于一个12位ADC，4每LSB = 4 * 4096 = 16 384样本。Wont是采取两个坡道测试或直方图测试的年龄？

也许我comp是缓慢
， 因为我需要每个样品约1小时。

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="悲哀的" border="0" />

 

[Guest]

你可以写一个理想的Verilog援A码和饲料ADC的输出至DAC，然后测量INL和DNL。

 

[blue2lucy]

绝对领先Mocherla说：

你可以写一个理想的Verilog援A码和饲料ADC的输出至DAC，然后测量INL和DNL。

 

[Guest]

[No message]

 

[andy2000a]

我曾经使用HSPICE的行为写“的想法D / A转换”为模拟的DNL /内核层..但太多的想法
和我曾经尝试使用添加“格子噪声时钟..”但不工作

 

[Guest]

对于INL和DNL，你真的不需要的时钟，我的意思是当你为INL和DNL测试，您可以将时钟高（或低-根据您的配置）和运行直流扫描。

 

[terryssw]

绝对领先Mocherla说：

对于INL和DNL，你真的不需要的时钟，我的意思是当你为INL和DNL测试，您可以将时钟高（或低-根据您的配置）和运行直流扫描。

 

[wany]

我曾用我的设计candance.But理想DACcell输出电压从1.5
1.2。怎样才能知道的DNL和INL？

 

[Guest]

那么，你可以将时钟至VDD（或逻辑1）。这应该不是问题。在情况下，抽样是一个下降沿，领带是到VSS。

 

[terryssw]

绝对领先Mocherla说：

那么，你可以将时钟至VDD（或逻辑1）。
这应该不是问题。
在情况下，抽样是一个下降沿，领带是到VSS。

 

[sergeyr77]

您可以使用混合模式的节奏模拟功能- imse，我想。
因此
， 您所描述的Verilog或VHDL逻辑您的ADC部分-寄存器，触发器等INL和DNL不取决于设计逻辑。

 

[andy2000a]

有anoyone有像“抖动时钟源香料”
为A /日/阿仿真内核层的DNL

 

[tuza2000]

是否有例子？

 

[Guest]

等待

 

[pablomilanes]

我太需要这些信息。有一些有关的文件或文件提供了模拟/ D转换器？

 

[chenliy]

我已经完成一个10兆赫兹，卫生和植物检疫的ADC。我把到DAC输入的ADC输出。该DAC采用用Verilog - A语言。艺发局，寄存器，触发器，时钟等，逻辑的一部分使用Verilog语言描述。仿真使用一天得到的INL和DNL（Linux操作系统，2.8G的CPU，1G记忆体）。