的VHDL代码的串行通信

[ĵ hemangini]

根据文献数据表使用标准，直通9针串行电缆，然后按下数字键0,1,2和3 hypertermina应显示以下diaplay。

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在斯巴达的主要特色- 3A入门套件板是：
赛灵思70万片门提供XC3S700A的Spartan - 3A在无铅484球BGA封装的FPGA
（FGG484）
4兆位Xilinx平台Flash配置PROM的
64字节（512位）的DDR2 SDRAM，32Mx16数据接口
4字节（32兆）的并行NOR闪存
♦FPGA配置存储器
♦MicroBlaze的代码存储/遮蔽
♦x8或x16配置后数据接口
2个16兆位的SPI串行闪存
♦意法半导体和Atmel的DataFlash串行架构
♦FPGA配置存储器
-支持单个或多个配置比特流多重引导配置
码流
♦非易失性数据存储
图1-6：使用超级终端和一个标准串行电缆连接到局
UG330_c1_06_032207
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但我没有得到任何终端显示器。应该是什么问题。
如果任何人有答案
， 请告诉我。

 

[Guest]

检查电路板和PC波特率。他们应该匹配！

 

[Guest]

[No message]

 

[ĵ hemangini]

如表一所示设置波特率57600，我同所有波特率努力
， 但没有沟通正在发生。1分钟后添加：ĵ hemangini说：

如表一所示设置波特率57600，我同所有波特率努力，但没有沟通正在发生。

 

[kvingle]

这只是为了确保您下载....有任何FPGA内部UART的核心是什么？

 

[ĵ hemangini]

我没有下载任何UART的核心。但有一点说
， 在我的电脑连接它开始显示在数据表的书面监测显卡的电路板端口。那么
， 是否有任何需要下载任何UART的核心。
还有一件事是
， 当我与超级终端连接工具包
， 离开它10 - 15分钟
， 然后按复位键
， 然后超级终端显示一些像垃圾
PH0Î：
é？电子商务的？Ć ŢĂoaőzĚxČ绀űkţ

 

[kvingle]

我提到您的电路板设计..预载用户指南有4个不同的比特流..
请确保您使用的是第三位流...即到多重选项中给出手册和引导ASCII终端流。

 

[ĵ hemangini]

我试图使传播使用第三方流，但我面对同样的问题。没有串行通信正在发生。

 

[ĵ hemangini]

我写这VHDL代码为串行传输................实体serial_tx是
港口（时钟：在STD一LOGIC类型;
RxD的在STD一LOGIC类型：;
TXD的：出STD一LOGIC类型）;
结束serial_tx;

架构serial_tx行为是
CLKOUT的信号：锁相环：= '0';
信号数据：锁相环：= '0';
信号数：整数：= 0;
类型的国家是（state1，state2，state3，state4，state5，state6，state7，state8，state9，state10）;
信号current_state，next_state：状态;
开始
进程（时钟）
开始
如果clk'event和CLK = '1'，那么
计数“=计数 1;
TXD的“=数据;
如果count = 4则
CLKOUT的“=不时钟输出;
计数“= 0;
如果结束;
如果结束;
结束进程;

进程（时钟输出）
开始
current_state“= next_state;
结束进程;

进程（current_state，next_state）
开始
案件current_state是
当state1 =“
数据“= '0';
next_state“= state2;
当state2 =“
数据“= '0';
next_state“= state3;
当state3 =“
数据“= '1';
next_state“= state4;
当state4 =“
数据“= '0';
next_state“= state5;
当state5 =“
数据“= '0';
next_state“= state6;
当state6 =“
数据“= '0';
next_state“= state7;
当state7 =“
数据“= '0';
next_state“= state8;
当state8 =“
数据“= '1';
next_state“= state9;
当state9 =“
数据“= '0';
next_state“= state10;
当state10 =“
数据“= '0';
next_state“= state1;

结束案件;
结束进程;

为此行为;

余米用起始位，'0''0'为停止位和8个数据位。我转递每个时钟周期为4位。如果此代码是正确的
， 将超级终端传送一些数据？
请回复。