的VHDL代码错误，请检查吗？

[abhineet22]

运行此代码后
， 该错误是坏的同步描述..........
任何一个能帮助我....

图书馆电机及电子学工程师联合会;
使用IEEE.std_logic_1164.all;
使用IEEE.std_logic_arith.all;
使用IEEE.std_logic_unsigned.all;

实体累加器
端口（数据：INOUT的std_logic_vector（7 downto 0）;
rd_wr：在锁相环; - 0 =读，1 =写
钟：在锁相环;
复位：在锁相环
）;
结束蓄电池;

建筑蓄电池的RTL
信号temp_data_in：std_logic_vector（7 downto 0）;
信号temp_data_out：std_logic_vector（7 downto 0）;

部分byte_register是
端口（
复位：在锁相环;
启用：在锁相环;
时钟：在锁相环;
Datain：在std_logic_vector（7 downto 0）;
Dataout：出std_logic_vector（7 downto 0））;
结束部分;
开始
行政协调会：byte_register端口映射（复位，rd_wr，时钟，temp_data_in，temp_data_out）;
进程（时钟，复位）
开始
如果clock'event和时钟= '1'和reset = '0'，那么
如果rd_wr = '0'，那么
数据“= temp_data_out;
其他的
temp_data_in“=数据;
如果结束;
其他的
数据“= temp_data_out;
如果结束;
结束进程;
结束劳动教养;图书馆iEEE;
使用iEEE.std_logic_1164.all;

实体byte_register是
端口（
复位：在锁相环;
启用：在锁相环;
时钟：在锁相环;
Datain：在std_logic_vector（7 downto 0）;
Dataout：出std_logic_vector（7 downto 0））;
结束byte_register;

建筑是沟通和对话的byte_register

开始
进程（时钟，复位，Datain）
开始
如果（复位= '1'），那么
Dataout“=”00000000“;
elsif（复位= '0'和启用= '1'和时钟= '1'和clock'event），则
Dataout“= Datain;
如果结束;
结束进程;
为此沟通和对话;

 

[sesl33]

abhineet22说：进程（时钟，复位）

开始

如果clock'event和时钟= '1'和reset = '0'，那么

如果rd_wr = '0'，那么

数据“= temp_data_out;

其他的

temp_data_in“=数据;

如果结束;

其他的

数据“= temp_data_out;

如果结束;

结束进程;

结束劳动教养;

 

[zcg]

“如果clock'event和时钟= '1'和reset = '0'，那么”

这是什么？什么样的电路你期望这将是合成？

 

[Guest]

[No message]

 

[koppolu1981]

您好abhineet，
该错误是因为u必须用棍棒在同一建筑的结构代码和行为守则。设法采取的行为守则
， 并写了不同的模块（实体）相同。
然后连接byte_register模块
， 这个模块使用的结构模型
， 制定出.....

 

[bajahaya]

或许这可以作为一个可能的解决办法read_write：
进程（时钟，复位）
开始
如果复位= '1'，那么
temp_data_out“=（其他=”'0'）;
elsif rising_edge（时钟），那么
如果rd_wr = '0'，那么
数据“= temp_data_out;
其他的
temp_data_in“=数据;
如果结束;
如果结束;
结束进程read_write;