的Z -高阻抗值

[sprinto]

假设五（高）=逻辑1和V 1.5V的（低）=为逻辑0为0V。一般来说应该是什么的Z的电压值，高阻抗状态？。

要精心，
在双向IO操作
， 我们通常利用这个ž国家使用（使用广州针）。ž状态是用来传输不合乎逻辑。但是如何完成这件事？。是完全禁用/断开端口或使之达到的电压值
， 但并不意味着任何逻辑。

 

[Guest]

在高阻抗状态的值一般是不确定的。

例如：如果您使用的是CMOS反相器和两个NMOS和PMOS的关闭，然后输出可以在任何地方在VDD到VSS。
如果你连接上拉和下拉电阻的输出（同等价值），那么这将是半内径，Vss为。

在您的I高阻抗/ O端口，它可能路径完全禁用因此不会干扰信号。例如：关掉你的传输门
， 以便没有信号流。

 

[sprinto]

感谢您的答复。

我真的感到电压为1.5V时
， 广州是积极的。正如你所解释
， 我认为它的电压值betweem内径- Vss为（1.5至0）。

我的文件说
， 它的规格从1.65V一直在广州的条件。这似乎是确定的。
1。任何知道为什么
， 我总是得到1.5V的？。

在我的规范文件，我看到两个电压电源组合。
1）内径= 1.5 Vss为= 0。
二）Vdds = 3.3 Vsss = 0

2。他们为什么用的物品的不同组合？。

3。我期待VSS来要高值大于0（而至GND），但都Vss为＆Vsss在0V的。为什么？

 

[Guest]

[No message]

 

[Guest]

广州没有必要内径之间，Vss为根据您的电路拓扑。
尝试连接上拉和下拉电阻器在您的输出和测量输出电压。<img src="http://images.elektroda.net/15_1229486268.jpg" border="0" alt="Z- high impedance VALUE" title="直高阻抗值"/>高阻抗状态
， 可能只为我的输出路径/ O引脚。在I / O引脚在不同的国家本身也许输出。

1。我不知道为什么它是1.65V的。请检查是否有附加条件的规范文件中表示
， 以获取1.65V的
注：您的电路的输出不应高于您的电源电压
， 除非你的电压内部ü步骤（例如：电荷泵）

2。Vdds = 3.3 Vsss = 0
=“为基板/ guadring（我不能帮助您在此）

3.Vss可以高于地面
， 但它通常接地。由于您的内径为1.5V，我想我可能会被用于便携式应用（电池）。

 

[sprinto]

至于我的理解去的，连接上移和下拉式电阻器将给予其目的是为待机/浮动模式值。

如果我得到的中间值（比如0.8V的-没有逻辑）和电阻连接后
， 如果我取得了1.5V的，那么我可以吸取设计浮动值更强的结论。

但在与电阻连接后还是一样1.5V的电压值。也许我可以得出结论
， 待机价值本身设计为1.5V。

感谢一大堆

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="微笑" border="0" />

..