综合

[guzhal]

1.can任何人给我的pks_shell节奏整个流程的工具。我写的VHDL文件
， 我可以去upto的“建立通用的”和优化（让错误：未指定区域平面图）和写入一Verilog网表文件。如果我给一个投入遇到Verilog网表文件，它是提供在Verilog文件错误。

2.Does遇到工具只需要为Verilog或VHDL的网表
， 可以给它.....?格式的网表输入<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="问题" border="0" />guzhal

 

[gliss]

知识系统是身体有见地的合成。因此
， 你需要平面图信息。这意味着你必须进入这样的遭遇工具，写出一DEF文件
， 并重新进入知识系统。

如果您有任何其他问题，发布您的确切的错误信息。

 

[Guest]

[No message]

 

[vlsi_whiz]

嗨，

下面是合成的
， 包括扫描插入的整个流程。余didn't包括的PKS流量
， 我通常在P＆R输入的SoC Encounter手动。这个流程可以让你到输出的Verilog网表。

的SoC Encounter只发生在Verilog网表和不读的VHDL文件/网表。你可以合成的VHDL文件使用知识系统或建立盖茨并写出了P＆R的Verilog网表

这里的整个流程：

代码：＃-------------------------------------------------

＃安装Lib和迪尔斯

＃改变lib_dir指向综合库使用和您按照目录结构。集<lib_dir> ..

设置tcl_dir $ lib_dir / TCL集团

设置rtl_dir $ lib_dir / RTL的

设置lib_dir $ lib_dir / lib

设置rep_dir $ lib_dir /快速成形技术

设置adb_dir $ lib_dir /亚行＃------------------------------------------------＃------------------------------------------------

＃设置全局变量set_global message_verbosity_level 8

set_global echo_commands真

set_global report_precision 5

set_global fix_multiport_nets真

set_global sdc_write_unambiguous_names假

set_global line_length 1000

＃-----------------------------------------------＃-----------------------------------------------

＃阅读技术利布什read_tlf $ lib_dir/slow_4.3.tlf

read_tlf $ lib_dir/pllclk_slow_4.3.tlf

read_tlf $ lib_dir/ram_128x16A_slow_4.3.tlf

read_tlf $ lib_dir/ram_256x16A_slow_4.3.tlf

read_tlf $ lib_dir/rom_512x16A_slow_4.3.tlf

read_library_update $ lib_dir/tpz973gwc-lite_4.3.tlfset_global target_technology缓慢＃报告图书馆

report_library

＃-----------------------------------------------＃-----------------------------------------------

＃读取源文件（VHDL或Verilog）read_verilog <路径的file/filename.v>或read_vhdl <路径的file/filename.vhd>＃生成通用门级网表

do_build_generic＃检查网表的错误/警告

check_netlist -详细

＃-----------------------------------------------＃-----------------------------------------------

＃设置扫描断言

issue_message型信息“测绘test_control模块”set_current_module test_control

do_xform_map

set_dont_modify [寻找海尔模块test_control]

set_current_module [找到模块dtmf_chip]issue_message型信息“设置为扫描链合成模式了”set_scan_style muxscan

set_global dft_scan_path_connect回接

set_global dft_scan_avoid_control_buffering真

set_scan_mode IOPADS_INST / Pscanenip /荤1check_dft_rules在密度泛函理论结构＃修正错误

set_test_mode_setup test_mode 1

set_test_mode_setup复位0

check_dft_rules

＃------------------------------------------------＃------------------------------------------------

＃设定的时间和综合约束

＃----------------------------------------＃设置层次和定时语境“

issue_message式信息“ - ”设置层次和定时语境...“set_current_module dtmf_chip

set_top_timing_module dtmf_chip＃设定理想时钟“

issue_message式信息“ - ”设定的理想时钟...“

set_clock vclk1期6.0 - 3.0波形（0）

set_clock vclk2期12.0 - 6.0波形（0）＃设置主时钟

issue_message式信息“ - ”设置主时钟...“

set_clock_root时钟vclk1 [找到端口refclk]＃设置内部生成的时钟

issue_message式信息“ - ”设置内部时钟...“set_generated_clock名vclk1_int1从DTMF_INST / TDSP_CORE_INST / DATA_BUS_MACH_INST /时钟- divide_by 2 DTMF_INST / TDSP_CORE_INST / DATA_BUS_MACH_INST / write_reg / Q首页

set_generated_clock名vclk1_int2从DTMF_INST / DMA_INST / CLK级divide_by 2DTMF_INST / DMA_INST / write_reg / Q首页issue_message式信息“ - ”设置Muxed时钟...“

设置clock_pin [寻找海尔针DTMF_INST / TEST_CONTROL_INST / m_clk]

设置drive_pin [get_drive_pin，海尔[get_info $ clock_pin网]]

set_clock_info_change时钟vclk1 - POS的$ drive_pin

set_clock_insertion_delay针$ drive_pin 2.0Foreach源时钟（m_rcc_clk m_spi_clk m_dsram_clk m_ram_clk m_digit_clk）（

设置clock_pin [寻找海尔针DTMF_INST / TEST_CONTROL_INST / $ 24]

设置drive_pin [get_drive_pin，海尔[get_info $ clock_pin网]]

set_clock_info_change时钟vclk2 - POS的$ drive_pin

set_clock_insertion_delay针$ drive_pin 2.0

）set_clock_uncertainty 0.25＃设置输入/输出端口的限制“

issue_message式信息“ - ”设置输入/输出端口的限制...“

set_input_delay时钟vclk1 0.5 [get_names [寻找投入no_clocks]]

set_external_delay时钟vclk1 0.5 [get_names [寻找输出端口*]]

set_external_delay时钟vclk1 0.5 [get_names [寻找输出tdigit *]]＃设定多周期和虚假路径

issue_message式信息“ - ”设置多周期和虚假路径...“

set_cycle_addition到DTMF_INST / TDSP_CORE_INST / EXECUTE_INST / acc_reg * 1

set_cycle_addition到DTMF_INST / TDSP_CORE_INST / EXECUTE_INST / p_reg * 1

set_cycle_addition到DTMF_INST / TDSP_CORE_INST / EXECUTE_INST / ov_flag_reg * 1set_false_path从复位set_constant_for_timing 0 test_mode

set_constant_for_timing 0 scan_en＃设置设计规则

issue_message式信息“ - ”设置设计维护规则...“

set_slew_time_limit 2.3 [寻找端口noclocks *]

set_global fanout_load_limit 15set_drive_cell细胞PDO04CDG [寻找输入noclocks *]

set_port_capacitance [expr的[get_cell_pin_load细胞PDIDGZ针垫] * 2.0] [寻找输出*]＃设置线负载模型

issue_message式信息“ - ”设置线负载...“

set_wire_load TSMC18_Conservative

set_wire_load_mode封闭

set_wire_load_selection_table WireAreaCon

＃--------------------------------------------＃检查约束

check_timing -细节＃创建组路径

set_path_group -名称从[寻找输入noclocks *]

在- target_slack 0.2 - set_path_group_options all_end_pointsset_path_group -名义到[寻找输出*]

set_path_group_options外target_slack 0.5 - all_end_pointsset_path_group名vclk2_group - clock_from vclk2

set_path_group_options vclk2_group - target_slack 0.0 - all_end_pointsset_path_group名vclk1_group - clock_from vclk1

set_path_group_options vclk1_group - target_slack -1.0 - all_end_points＃优化

do_optimize＃报告的分析范围

report_analysis_coverage“$ rep_dir / report_analysis_coverage.rpt

report_analysis_coverage - check_type设置排序呆滞“$ rep_dir / setup.rpt＃创建时序和面积报告

report_timing“$ rep_dir / setup_timing.rpt

report_area“$ rep_dir / area.rpt＃编写优化的网表和数据库

write_verilog等级的$ adb_dir / dtmf_chip_opt.vs

write_adb $ adb_dir / dtmf_chip_opt.adb＃连接扫描链。此前，扫描已被捆绑

＃到扫描在每一个失败。这将钩扫描扫描出

＃前一个触发器。Tcl脚本的包括变换

set_number_of_scan_chains 3set_scan_data（IOPADS_INST/Ptdspip00/C）（IOPADS_INST/Ptdspop00/I）- shared_out

set_scan_data（IOPADS_INST/Ptdspip01/C）（IOPADS_INST/Ptdspop01/I）- shared_out

set_scan_data（IOPADS_INST/Ptdspip02/C）（IOPADS_INST/Ptdspop02/I）- shared_outset_dft_compatible_clock_domain - sameclock

set_global dft_scan_path_connect链do_xform_connect_scan＃检查扫描后插入时间

report_timing晚期“$ rep_dir / setup_scan_timing.rpt＃增量时序优化

set_path_group_options vclk1_group - target_slack 0.0 - all_end_points

do_optimize增量，dont_reclaim_area＃创建新的时序和面积报告

report_timing -后期nworst 5“$ rep_dir / setup_scan_incr_opt_timing.rpt

report_timing早期“$ rep_dir / hold_timing.rpt＃写入新的网表和数据库

write_verilog等级的$ adb_dir / dtmf_chip.scan.vs

write_adb $ adb_dir / dtmf_chip.scan.adb进入新思科技的限制格式（南区区议会＃写的限制）

write_sdc sdc_out.tcl＃阅读限制，新思科技的限制格式

read_dc_script -范围bg_constraints.tcl - write_only sdc_out.tcl＃退出

退出

 

[azerm]

这与BG流好吗？

 

[Guest]

我想是的。

 

[omara007]

azerm说：

这与BG流好吗？

 

[Guest]

为什么不能使用节奏RTLCompiler综合工具。这是好得多的PK和BG。