问题的Virtex 2专业=“”和“变成”或

[wouterdetuinkabouter]

喂，

I'me今年毕业的I埃沃的人民圣战者组织与赛灵思Virtex 2专业XC2VP30工作。我们使用Simulink建立的VHDL文件。
我们有一个奇怪的事情。当我们的计划是“与在Simulink”我们创造
， 并下载它的Virtex它像一个“或工程”。
我们与其他的FPGA（斯巴达3）和斯巴达一切审判工作正常。
我已经发布也是生成的文件。
可有人能帮助我吗？Greetz

 

[Guest]

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[wouterdetuinkabouter]

我们发现故障。
这些LED必须设置以“0”而不是“1”。
因此，“和”成为“或”
！对不起伙计！

Greetz