Synopsys公司

[s_vlsi]

嗨，
cananyone递给我的资料直流和RTL编译器

谢谢12分钟之后加上：

嗨，
cananyone递给我的资料直流和RTL编译器

谢谢

 

[Guest]

最好的语言学习是的Verilog

 

[sevid]

什么s0shinde说非常好，我使用的一些工具也来吧。

 

[sekartut]

我坦纳教程。
您需要
回应我的答复。

Sekartut

 

[Guest]

嗨，
以及在ASIC设计它
的 健康的工作做任何事情只要知道魔法和B -辣妹

在ASIC设计考虑EDIF网表如下考虑一切为pertyicular设计38秒后添加：嗨，
以及在ASIC设计它
的 健康的工作做任何事情只要知道魔法和B -辣妹

在ASIC设计考虑EDIF网表如下考虑一切为pertyicular设计

 

[eivala]

见http://www.ece.uic.edu/consulting/using/synopsys.html

http://www.polybus.com/hdlmaker/users_guide/

 

[liu_uestc]

良好的！

 

[xiexie57]

实践users_guide所有您所需要的。

 

[Guest]

ü可以解释为什么（ 3 ）可以修复安装侵犯吗？

s0shinde写道：

喂，

我有一个问题要问。

假设有两个flipflops在ASIC设计和有一些组合逻辑关系。
现在有一个安装时间违反第二触发器。
我们如何能够纠正这一设置时间的行为？
我所知道的一些技巧，任何人都可以提出一些更。
如果有谁知道如何做，在Synopsys的DC或黄金，任何命令。
也是正确如果我错了（ 1 ）修改组合逻辑是一种方式。
但假设是不可能的，以减少更多。

（ 2 ）使用大尺寸盖茨在这一组合逻辑。

（ 3 ）将第2 transperant触发器锁存连接主从模式。

（ 4 ）除以组合路径以两个和一个触发器之间。这些正确的。
任何sugestions 。

 

[Guest]

谁知道吗？ ？ ？的JavaScript ：表情符号（ '

<img src="images/smiles/icon_question.gif" alt="问题" border="0" />

' ）
问题
菲尔德写道：

ü可以解释为什么（ 3 ）可以修复安装侵犯吗？s0shinde写道：

喂，

我有一个问题要问。

假设有两个flipflops在ASIC设计和有一些组合逻辑关系。
现在有一个安装时间违反第二触发器。
我们如何能够纠正这一设置时间的行为？
我所知道的一些技巧，任何人都可以提出一些更。
如果有谁知道如何做，在Synopsys的DC或黄金，任何命令。
也是正确如果我错了（ 1 ）修改组合逻辑是一种方式。
但假设是不可能的，以减少更多。

（ 2 ）使用大尺寸盖茨在这一组合逻辑。

（ 3 ）将第2 transperant触发器锁存连接主从模式。

（ 4 ）除以组合路径以两个和一个触发器之间。这些正确的。
任何sugestions 。