TL494的半桥吹保险丝

您好感谢您的答复。我觉得它的有效范围带宽的新方法之一，并以它要解决这个问题。有效地张贴在这里，我可以更容易诊断当前开关电源新的原理图。这只是一个简单的问题，CAD软件已在TL494的模型，一个内置的呢？还是有办法让一个在网上SPICE模型TL494的地方？？？谢谢
 
你可以发布您的最新原理，你提到的变压器计算，请他们也包括
 
嗨，这真的很抱歉，我迟到答复完全采纳了我在办公室工作。我附上最新的电路图[附上=配置] 56177 [/重视]。该BC556实际上是2SA733我找不到它在鹰。我将让我门transfo计算，它张贴在这里
 
我看到两个问题，这可能解释器erratical行为。 - 作为其他贡献者已经提到的，门和输出电压方波多梯形。我想，这些都是真正的波形，而不是一个缓慢的过滤器设置示波器或故意的结果。我认为，慢边缘到电路设计。如您有C9和C10的增加相反的通道上升时间。 - 涉及的实验电路板的设计是相当布线电感。有一个高风险，你会得到寄生振荡的过程中打开或关闭MOSFET的，这很容易破坏晶体管。一个特定的电压和/或目前的水平将需要引起振荡。
 
您好有限体积法感谢您的答复，请您了解关于你的问题“某一特定电压和/或电流水平将需要触发振荡。”我渴望了解更多的感谢。我没有其它选择，而不是使用其方法的改进项目委员会的工作仍然是一个非设计。我更喜欢这种替代beadboard是差，loosee
 
第一季度，2应该BC337或同等学历（速度），和第三季度，4应该BC327 - 同样的原因，碳九，十，应1nF的最大值，R5的，6到680ohm，应该有一个串联470nF帽清盘小学您的栅极驱动变压器，理想的问题5，6应BC327或同等学历得到一个体面的关闭。这可能有助于获得良好的栅极驱动波形，视，奥森车。
 
我用你的Vero细胞样“项目委员会”一词“面包板”。无论你怎么称呼它，图为相当长的连接线。你没有显示底部，但我不会期望广泛地传播接地连接。如果上述问题有一定电压等级开始，我没有看到一个机会，但不断增加的电源电压。希望你看到面前致命的损害ocurs一些影响。注：[报价] 1季度，2应该是BC337或同等学历（速度），和第三季度，4应该BC327 - 同样的理由[/报价]屋宇署类型在相同的速度类有效。
 
您好感谢宙斯答复，但我不能开这个数字？？不对！请重新扫描并重新发送！
 
[报价]屋宇署类型在相同的速度类[/报价]只有飞利浦/恩智浦类型实际上是一个体面的fT〜190Mhz，所有其他制造商类作为通用他们甚至不表明，这对他们的数据表的fT ，我们已经找到了泛型pityfully缓慢相比，/ NXP的飞利浦。此致，奥森车。
 
您好感谢您的答复。尼波它可能是由于您的浏览器设置检查您的Flash兼容，可能是由于它。对于晶体管，我确实有BC337 - 327方便我可以改变它们或2Sc945和2Sa733或BC546B和BC556B。你可以告诉取其好，我就试试。我不知道我能得到ZTX晶体管这里，但我可以检查。奥森关于你建议我将它们应用价值。至于我的栅极驱动transfo，直到我回来的全部计算，这是我记得我做了->“查找的EEl16 AL值，对于一个50kHz的频率2mH电感的目标，并计算出从那里用N =开方铝/圈。 ...类似的东西。对于主荣- 33核心，我曾经使用过这样的事情我每组VCCx10e8/4FBMAX将确认公式和我用和值后他们今天在这里。
 
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有限体积法确定我将让他们。关于主变压器计算我用382V电源8 × 10 /（4倍50kHz的× 2000 × 1.3厘米见方的高斯截面面积）= 73匝数次级圈主我已经使用1.1 * [35V的（中学运）+为2V（正向整流器vdrop）] / [262伏电压（VIN低） - 为2V（正向整流vdrop）× 50/100（最大占空比TL494的）] = 23匝数栅极驱动transfo我有2mH电感目的使用下列50kHz的教育：每组平方根（电感/铝）=平方根（2mH / 800）= 100圈小学。匝数比为1:1 100圈次要的。如果说有任何错误，请在我的计算让我知道。谢谢
 
[报价]任何理由，以确保有关BC327/BC337 [/报价]我们用我们的2.4kW他们离线转换器，用于栅极驱动变压器和门关闭（40ns的）。这将有利于缓冲494的O / P与CMOS门给申请前的广场边栅极驱动缓冲器的。此致，奥森车。
 
你好，我有我的今天新的DSO和现在的问题是清楚其有关的栅极驱动信号。任何关于我是如何改善信号的帮助。注：最新的波形示意图我被发送。没有成分已被更改呢。 [附上=配置] 56197 [/重视]。哎可以由任何人，如果我的计算确认是否正确？至少我可以消除这个问题的磁性元件。即将到来的波形电流感应变压器出像这样[附上=配置] 56198 [/重视]
 
真不可思议。驱动电路的运作管理模式下的MOSFET线性损耗，甚至可能都在同一时间。要理解这个问题，你也应该看在变压器次级和Q5/Q6基地码头的波形。为在上升沿步骤是可能的解释是齐纳击穿的Q5/Q6由C9/C10产生的电压一步，可在约- 7V的预期。从奥森要修改建议：最后，您将有一个低输出阻抗和双稳态行为在门级（如CMOS逻辑门）驱动电路。当然，一个行业标准的引导司机会做的一样好。
 
您好感谢您的答复有限体积法。我的目的是为前栅极驱动器和隔离变压器的栅极驱动离散部分。虽然这将是更严厉的这样，我还是喜欢这个比红外集成电路的路线之类的，由于其成本。如果它很容易改变这些屋宇署ZTX我宁愿保持沿着这条路线的东西。我将申请奥森的MODS发生，使测量结果后我在这里。我没有你的测量进行询问，但是我确实有栅极驱动变压器次级波形，它看起来像这样：[附上=配置] 56201 [/重视]。除非我错了，我觉得这个问题就会在BD139 - 140是门关闭晶体管。任何帮助解决，这是十分欢迎的感谢
 
由此可以看出，这一周的主要低端驱动器（1K的电阻）是一个缓慢的上升导致在门口边。这可以改善低阻抗栅极驱动器。就在门voltae中间步骤无法看到在变压器的初级，只在中学部分。它似乎是由周围的门，它肯定是问题的一部分电路产生，我想。
 
我会尝试断开门波形和diconnect测量速度和测量关闭门变压器二次试图理清这个问题，在这里发布的波形
 
你好，我已经测量的波形。这是放电管二次卸载：[附上] 56220 [/重视]这是集成电路信号GDT的中学与信号：[附上] 56221 [/重视]有没有与BD139/140联合发出的信号是不变的，合格后通过这些晶体管。波形中的问题，即步骤是与气体放电管变压器，但可能会造成什么呢？
 
你看波形偏差的励磁电流和complentary源跟随的电压下降造成的。在脉冲的中间例如，当前登录正在发生变化，造成一小步，也是零电压assymmetry。你要么必须更改驱动程序的拓扑结构，例如使用推拉的CMOS结构，奥森建议。或更改二次电路产生“开/关”一个干净的栅极电压的变压器，尽管波形。
 
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