Verilog的保护

K

kunjalan

Guest
嗨,
请使用Verilog仪或数控的Verilog 。您可以加密您的源代码。
请使用'保护和'解除选择到您的源代码。
您可以加密您的源代码
, 从起跑线到终点要保护。
但是
, 一旦你保护你的源代码,你不能解密您的代码。您可以olny模拟它。因此,原来的代码应保存另一个节约目录。

 
是的,它是有道理的。假定您是IP供应商和你说你有一个Verilog代码它特殊的功能。而不是发送给潜在客户可读RTL代码-简单加密的供应商
, 并让客户确认通过模拟。
如果客户是满意的仿真结果-那么也许他/她将要购买的synthsizable代码。

加密是模拟器依赖-这意味着
, 如果是加密的基于Verilog - XL系列则收件人的加密代码还必须具有的Verilog仪模拟它。

Altera的梅格(上)核心是另一种方法
, 使Altera的
, 允许其潜在客户核实其IP内核使用的又一加密程序。

 
<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="悲哀的" border="0" />谁能解密受保护的代码?

 

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