什么是最好的VHDL / Verilog的/ SystemVerilog的编辑器？

[报价= aji_vlsi] [报价= darylz]我发现一个很好的VHDL / Verilog的/ SystemVerilog的编辑软件，但它看起来像不是最佳的。大多数软件是专为C / C + + / Java编码，不适合用于硬件描述languare ...你想给我一些建议[/QUOTE] Emacs的所有相关模式的Verilog，VHDL，SV模式 - 。心连心Ajeetha，CVC www.noveldv.com [/QUOTE]哪里可以找到对emacs的SV模式？
 
还有一个所谓的TextEdit是相当不错的... ...建议Emacs的家伙... ...可以请帮助我理解它。如何使用..我发现很难使用它的快捷键。因此对于每一个功能，我用鼠标向下滚动菜单和选择功能... ...可有人帮助... ... thnks摩
 
深红的编辑器（ www.crimsoneditor.com ）为Windows。支持colmn编辑scriptum（ www.hdlworks.com ）为Windows / Solaris / Linux操作系统，您还可以配置编辑器，模拟器/综合工具执行编译，如果你知道模拟器的可执行文件的路径和集大成者。
 
我仍然认为绯红的编辑器和scriptum用户友好。 scriptum自动完成功能是好的，因为它避免retypin长的信号名称等试试。它是免费的，很值得。 jGrasp也不错。我认为Emacs是非常用户友好。
 
专业，大部分的人使用gVim的或Emacs的..他们都是非常专业的处理高密度脂蛋白，并在同一时间，他们是完全免费..没有必要购买一定的工具来使用它的编辑，如在ActiveHDL或ModelSim的..等
 
最近我用了Emacs，并发现它的reall美妙..在过去，我最喜欢的编辑器是第六，比Emacs的完全不同，但我想我会很快熟悉它..我认为，emacs是比第六更好的..只是一种意见...艾哈迈德，
 
我使用的是nedit和我猜这是伟大的：）大多数球员谈emacs的，在这里我将有太多尝试
 
[报价= eivala]我建议明导的ModelSim。这是最好的。[/QUOTE]如果买整体的ModelSim为了它的编辑工具？
 
我从UltraEdit中切换到记事本+ +最近。我用emacs的，但我最终发现，VHDL / Verilog的模式得到的方式，我还发现它成为了一个麻烦配置选项卡如何处理。我宁愿自己做所有的缩进（即：用制表宽度4 relpace标签用空格）
 
我喜欢GVIM。我认为应该使用什么都u是舒适的使用... ...
 
我认为在ModelSim SE / PE支持所有HDLS如VHDL，Verilog的，SystemC和系统还。
 
我发现，gvim是一个好的编辑器，一旦你得到它的手，因为我没有使用过的Emacs
 
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