很奇怪的问题需要帮助，PLS

[lhlbluesky]

我设计了一个SH（样品holde）电路，如图所示（图1）。 consisits四个TG和两个缓冲器的是，不断变化的信号，首先，S1是，IN是储存在C1（简称IN1），然后，S2是，（已更改）存储在C2（IN2的）。一段时间后，S3，S4，在同一时间，读出IN1和IN2（图2）的区别。这是，S3和S4相同的信号。最初，我使用不同的端口布局，S3和S4，我想补充stimilus四个端口，当然，S3和S4相同stimilus，S3和S4具有相同的stimilus，和模拟的结果是确定的（ 12位分辨率）。而我要连接到S3和S4，S3和S4一起在布局分开，所以只需要两个端口。然而，当重新运行模拟，结果是非常糟糕的，非常不同的，只有8位分辨率。我敢肯定，我只在布局连接在一起，短丝（图3），没有别的。但是为什么呢？该决议是为什么有这么大的减少呢？我cheched我的布局，除了两个连接线，没有其他变化。但仿真结果很奇怪，任何一个可以帮助我吗？感谢所有。

 

[lhlbluesky]

在图3中，只有两个stimilus补充说，一个S3（S4），S3（中四至中）。我真的需要你的帮助，感谢。 [SIZE = 2] [颜色=＃999999] 16分钟后添加：[/彩色] [/SIZE]当我连接S3和S4，S3和S4，仿真结果表明，该决议在下降开始节点后的第一个开关（即积极的缓冲结束），但我并没有改变的那部分，我只增加一条，作为图3显示了两个短丝。很奇怪，为什么呢？

 

[dick_freebird]

为什么S3/S4没有时间错开为S1/S2相同？你尊重回转/解决放大器所需的时间来跟踪输入吗？看看内部节点，放大器的+和 - 输入，看看他们是先下一开关边缘完全解决。也许你刚刚添加太多负载，无论是在源阻抗，或OUT2的也许只是需要更多的时间比你给了（如果OUT1的是好的，但OUT2的是不是）。这些不样子的CAD原理图，所以在网表，您可能还看一些错字，可能节点和倍增电容短路，或等。再次探测的中间节点可能会显示（他们应该是不同的时间，如果没有，那么你正在接近找到一个联播的错误，我敢打赌）。

 

[lhlbluesky]

根据我的系统要求，S3/S4没有时间交错。此外，放大器的+和 - 输入完全定居之前，下一个开关边缘，和决议的下降开始后的第一个开关节点（即积极的缓冲结束），但我并没有改变的那部分。很奇怪，为什么？

 

[lhlbluesky]

任何人都可以帮助我，或给我一些意见吗？

 

[lhlbluesky]

是什么原因呢？

 

[erikl]

[报价= lhlbluesky]是什么原因呢？[/QUOTE]通过您的S3，S4开关，你正在创建一个2，而低电阻缓冲输出之间短路。假设总的对称性，你会得到中心之间的2个输出值。然而，总的对称性，是完全虚假的，所以你之间的任何值。

 

[lhlbluesky]

您好，erikl，我不明白你说，你能讲得更清楚？感谢。

 

[erikl]

[报价= lhlbluesky]您好，erikl，我不明白你说，你能讲得更清楚？感谢[/QUOTE]很抱歉，lhlbluesky，我弄错了：我的错误，我想您的OUT1和OUT2的短路，过。很抱歉再次！我真的不知道这种奇怪行为的原因。尝试找出是否有可能是一个时机的问题，因为我dick_freebird [/I]表示。检查您的S1，S2的开关信号，如果有（）从S3，S4，串音时都对短路。 +输入同样受该决议退化的缓冲区，或不同？如果是不同的，不同的串扰可能的原因。会强驾驶的S1，S2改变什么？没有更多的想法，目前，对不起！