这是什么意思代码

[v9260019]

模块CREG（时钟，data_in，负载，向上，CLR的，data_out）;
参数的大小= 8;
输入[大小- 1：0] data_in;
电线[大小- 1：0] data_in;
输入时钟，负载，向上，CLR的;
输出[大小- 1：0] data_out;
第[大小- 1：0] data_out;
总是@（posedge时钟）
如果（负载）data_out“= data_in;
否则
， 如果（上）data_out“= data_out 1;
否则
， 如果（CLR）的data_out“= 0;
endmodule

（你好所有
任何人都可以告诉我下面的代码是什么意思??????)

总是@（posedge时钟）
如果（负载）data_out“= data_in;
否则
， 如果（上）data_out“= data_out 1;
否则
， 如果（CLR）的data_out“= 0;

 

[Guest]

[No message]

 

[pisoiu]

看起来像一个presetable同步8位计数器。行动（预置-由（负载）控制，计数- （上），明确的-库（CLR））发生在0日至1时钟过渡。

/ pisoiu

 

[umairned]

它像一个换档i看起来想。
我以任何方式解释ü代码。

总是@时钟poedge --------很清楚
， 下面的工作将在 维生素E的时钟边缘来。

第二
， 如果（负载）的条件
， 即如果负载= 1，则下列条件执行。

现在
， 这个'如果'是按照乌拉圭回合嵌套设计。

其余的是简单的data_out“=数据的手段
， 关于在本康德输入数据
， 输出来

 

[visualart]

这是一个从数据增加反英寸
如果负载是真正的起点将被加载的datain。

 

[echo47]

这是一个柜台，像pisoiu说。

我认为这是难以阅读的方式，所以我重新格式化它：
代码：

模块CREG（时钟，data_in，负载，向上，CLR的，data_out）;

参数的大小= 8;

输入时钟，负载，向上，CLR的;

输入[大小- 1：0] data_in;

输出第[大小- 1：0] data_out;总是@（posedge时钟）

如果（负载）

data_out“= data_in;

否则，如果（上）

data_out“= data_out 1;

否则，如果库（CLR）

data_out“= 0;

endmodule

 

[Ȩ]

总是@（posedge时钟）
如果（负载）data_out“= data_in; / /将计数器负荷data_in;
否则
， 如果（上）data_out“= data_out 1 / /计数器在每个时钟的每一个行动的边缘
如果是积极的行动
否则
， 如果（CLR）的data_out“= 0; / /清除计数器最好的问候v9260019说：

模块CREG（时钟，data_in，负载，向上，CLR的，data_out）;

参数的大小= 8;

输入[大小- 1：0] data_in;

电线[大小- 1：0] data_in;

输入时钟，负载，向上，CLR的;

输出[大小- 1：0] data_out;

第[大小- 1：0] data_out;

总是@（posedge时钟）

如果（负载）data_out“= data_in;

否则，如果（上）data_out“= data_out 1;

否则，如果（CLR）的data_out“= 0;

endmodule（你好所有

任何人都可以告诉我下面的代码是什么意思??????)总是@（posedge时钟）

如果（负载）data_out“= data_in;

否则，如果（上）data_out“= data_out 1;

否则，如果（CLR）的data_out“= 0;

 

[nand_gates]

简单地说这个代码是paramiterable 8位的可装载的同步计数器。
使用加载计数器获取装载data_in。
使用明确的
， 您可以清除零柜台。
系统采用了计算已启用。

这里有超过了负荷和CLR投入最高优先事项。
最多的控制
， 未来最优先于CLR的。这意味着
如果负载断言和CLR的是对生产没有影响。
如果建立和CLR与deasserted CLR的负载宣称没有
影响柜台将继续指望了。

最后一点需要指出的是所有三个contols是同步的！